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AMDのCEOであるリサ・スーは、本日開催されたAccelerated Data Centerイベントにおいて、3D V-Cacheと呼ばれる3Dスタック型L3キャッシュを搭載した同社のEPYC Milan-Xプロセッサの詳細を初めて発表しました。AMDによると、この新しいキャッシュスタッキング技術は、既存のZen 3搭載のEPYC Milanモデルに追加して新しいMilan-Xチップを開発することで、チップあたり最大768MBのトータルL3キャッシュを実現します。つまり、目を見張るような1.5GBのL3キャッシュを搭載したデュアルソケットサーバーが間もなく登場することになります。また、AMD社は、恩恵を受けるワークロードの例をいくつか紹介し、60％の性能向上を示す印象的なベンチマーク結果を発表しました。

チップは2022年第1四半期に市場に投入される予定ですが、現在Azureのプレビューインスタンスとして提供されます。マイクロソフトはここでも独自の性能予測を発表していますが、以下の記事ではそれも取り上げています。

おさらいですが、AMDは2021年のCESで3D V-Cache技術を発表し、L3キャッシュの塊を追加装備した第3世代のRyzenプロトタイプを公開しました。3D V-Cacheは、新しいハイブリッドボンディング技術を使用しており、Ryzenコンピュートチップの上に垂直に積み重ねられた64MBの7nm SRAMキャッシュを追加で融合させ、RyzenチップあたりのL3キャッシュの量を3倍にします。AMDは、一部のゲームにおいて最大15%のパフォーマンス向上を実現すると主張します。つまり、これらのチップが来年初頭に市場に投入されれば、ゲーム用のベストCPUの座を争うことになります。今年の初めに行われたHot Chipsのプレゼンテーションでは、パッケージ技術に関する詳細な情報が発表されました。

AMD EPYC Milan-Xのスペック

今回AMDは、かねてより噂されていたMilan-Xデータセンタープロセッサにこの技術を導入しますが、新チップの詳細な仕様についてはまだ発表していません。しかし、AMDは説明会や巻末資料を通じて、チップには少なくとも16コア、32コア、64コアのバリエーションがあることを確認しており、以前にリークされた製品スタックのリストと一致します。実際、B2Bの小売店で販売されていることも確認されます。以下にそのスペックをご紹介します。

AMDの”Milan-X”リフレッシュの未確認リークスペック

Processor Cores/Threads Base Clock Boost Clock TDP L3 Cache (L3 + 3D V-Cache)
Epyc 7773X 64/128 2.2 GHz 3.5 GHz 280 W 768 MB
Epyc 7573X 32/64 2.8 GHz 3.6 GHz 280 W 768 MB
Epyc 7473X 24/48 2.8 GHz 3.7 GHz 240 W 768 MB
Epyc 7373X 16/32 3.05 GHz 3.8 GHz 240 W 768 MB

AMDは、コンシューマー向け製品と同様に、各CCD（Compute Chiplet）上に既に存在するL3キャッシュの上に、6x6mmのL3キャッシュを1枚重ねて搭載します。

改造前の各CCDには32MBのL3キャッシュが搭載されます。垂直に積み重ねられたL3キャッシュスライスを追加することで、さらに64MBのキャッシュが追加され、CCDあたり96MBになります。Milan-Xチップは、8つのCCDを搭載した64コアモデルまで拡張され、1チップあたり768MBのL3キャッシュを搭載することになります。AMDは、同社のチップがより高いスタックのL3をサポートしていることを確認しており、HardwareLuxxは、既存のAMD EPYC Milanサーバーで、チップあたり最大4つのキャッシュスタックを有効にするサーバーBIOS設定を見つけました。

スタックされたL3キャッシュは、全体のレイテンシーに約10％のオーバーヘッドをもたらしますが、これは標準的なオンダイ技術で容量を追加した場合の標準的なレイテンシーへの影響と同程度です。これは、L3キャッシュを追加することで、制御回路が既存のCCDに搭載されているため、レイテンシーのオーバーヘッドが軽減されていることが理由のひとつです。また、L3キャッシュのヒット率が高まることでメインメモリーへの移動が減るため、容量の追加によってメインメモリーの帯域幅の圧迫が緩和され、レイテンシーが減少して多軸アプリケーションのパフォーマンスが向上します。

AMDは、通常と同じZen 3コアを使用します。3D V-Cacheの制御回路は、初期設計段階で将来を見据えた設計上の選択として追加されました。AMDは既存のEPYC Milanチップをビルディングブロックとして使用しているため、このチップはEPYCサーバーのSP3ソケットにドロップインします（BIOSのアップデートが必要です）。これにより、認定に要する時間が短縮され、市場投入までの時間が短縮されます。

AMDは、3D V-Cacheを実現するソルダーレス・ハイブリッド・ボンディング技術の利点として、2Dチップレットに比べて200倍のインターコネクト密度の向上、マイクロバンプ3Dパッケージに比べて15倍の密度向上と3倍のエネルギー効率の向上など、多くのことを繰り返し述べました。AMDによると、ハイブリッド・ボンディングは、他の3Dアプローチに比べて、熱伝導、トランジスタ密度、インターコネクト・ピッチも改善し、最も柔軟なアクティブ・オン・アクティブ・シリコン・スタッキング技術となります。

さらに、AMDによると、キャッシュ容量の増加を活用するためにソフトウェアを変更する必要はありませんが、いくつかのパートナーと協力して認定ソフトウェアパッケージを作成します。これらのパッケージでは、さらにパフォーマンスが最適化される可能性もあります。

AMDによると、Milan-Xは、主に様々な製品開発ソフトウェアで構成される特定の「ターゲットワークロード」において、最大50%のアップグレードを実現します。これには、CFD（Computational Fluid Dynamics）、FEA（Finite Element Analysis）、構造解析、EDA（Electronic Design Automation）などが含まれ、後者はチップ設計にも関係します。

AMDは、既存のAMD EPYC Milanモデルの性能について、3つのワークロードで2台のEPYC 75F3が2台のIntel Xeon 8362を上回っているとアピールしたが、これらのベンチマークにはMilan-Xは含まれていません。

AMDはMilan-XでIntelのチップとの直接比較を避け、代わりにSynopsys VCSを使ったチップ設計（EDA）のRTL検証ワークロードにおいて、16コアのMilan-Xが標準の16コアEPYCチップよりも66％性能が向上したことを示しました。記事の下部にテストのエンドノートを掲載しました。

AMDによれば、Milan-Xはより広範なワークロードの選択にも恩恵をもたらすとのことで、上のアルバムでご覧いただけます。同社はまた、Altair、Cadence、Synopsysなど、すでに認定ソフトウェアパッケージに取り組んでいるいくつかのISVを挙げました。それらの認定ソリューションは、発売時には準備が整う予定です。

AMDはまだ正式なスペックや価格を発表していませんが、情報が入り次第更新していきます。チップは2022年第2四半期に市場に投入されます。

Azure HBv3 VM with Milan-X CPU

マイクロソフトは、Milan-X HBv3 VMについて、以下のような性能予測やVMサイズの詳細、技術概要などのドキュメントを発行しました。

  • CFDワークロードで最大80%の性能向上
  • EDAのRTLシミュレーションにおいて、最大60%の性能向上
  • 陽解法による有限要素解析のワークロードで最大50%の性能向上
  • 最大120個のAMD EPYC 7V73X CPUコア（3D Vキャッシュ搭載のEPYC、「Milan-X」）を搭載
  • コアあたり最大96MBのL3キャッシュ（標準的なMilan CPUの3倍、「Rome」CPUの6倍）を搭載
  • 350 GB/sのDRAMバンド幅（STREAM TRIAD）、最大1.8倍の増幅（～630 GB/sの実効バンド幅）
  • 448 GB RAM
  • 200 Gbps HDR InfiniBand (SRIOV), Mellanox ConnectX-6 NIC with Adaptive Routing
  • 2 x 900 GB NVMe SSD (SSDごとに3.5 GB/s (リード)、1.5 GB/s (ライト)、ラージブロックIO)