【光Ethernetの歴史と発展】200GにおけるElectricalインターフェースを検討、通信に必要な消費電力は半減へ【ネット新技術】

200Gが通ることを前提に、Electricalインターフェース側を検討

　前々回、前回は、主にOptical周りの話に終始したわけだが、Electricalインターフェース側の検討も行われた。

　これは単純な話で、100G×8であれば送受信は8レーンずつだから、これは「QSFP-DD」（というかこちらで紹介した「QSFP-DD800」）、あるいはこちらで紹介した「OSFP」で対応ができる。

　これは、光インターフェース側が100G×8ではなく200G×4になった場合も同じだ。2:1 Gearboxを入れれば、モジュール内部で200G×4へと変換できる（まだ実現可能性の検討の段階なので、実装時の消費電力やコストは考慮外）から、そう難しくはない。

　問題はその先、1.6Tを狙う場合だ。200G×8が必須となる構成で、Electricalインターフェースの側を100G×16というのは、さすがにあり得ない。

　そもそもそんなモジュール規格は存在しないし、開発してもCFP2/CFP8並の大きさになることは必須で、下手をすると以下のようにCFP並みの大きさになりかねず、当然現在のQSFP/OSFP系モジュールとの互換性もなくなる。QSFP/OSFP系の信号端子を片方向16レーンずつに拡充するのも困難だろう。

　ついでに言えば、100G×8が容易なわけでもない。QSFP-DD800では2段積みモジュールの場合、上段では直接信号を引っ張り出すなんてトリッキーな規格が標準化されたのは、それだけ取り回しが困難なことの裏返しである。

　話を戻すと、そんなわけでレーンあたり200GのElectrical Signalingについての検討も行われた。”Considerations on 200G per lane PAM Signaling“というプレゼンテーションがHuaweiのYuchun Lu氏およびYan Zhuang氏から発表されている。

　その前提条件として、200G（正確には212.5Gbps）の信号を通すことが大前提にある。

　ちなみに、冒頭で説明した話は、モジュールのインターフェース（AUI）を念頭に置いたものだが、実際にはモジュール内部のLSIにおけるダイ同士の接続や、モジュール内部の配線なども視野に入っている。逆に、KRとかCRといったBackplane/Copper Interconnect系は、ここでは考慮の対象外である（とは言え、Power Efficiencyのところには、KR/CRがちゃっかり入っているのが怖い）。

　おそらくKR/CRに関しては、同じ規格では距離が長すぎて、そのままでは到達が難しいため、追加のFECなどを入れないと実現はできないと思われるが、そもそも配線が1フィート未満の規格が実現できなければ1mオーダーの規格が成立しないのは自明で、KR/CRの規格の基礎として、まずは1ft未満というかcmオーダーの配線規格を策定したい、ということだろう。

100Gとの互換性も必須、レーンあたり200Gの実現には「SE PAM4」がベター

　ここでは、200Gを通すとともに、より効率的（2～3pJ/bit）な伝送と、100Gとそれ以前の規格との互換性を保つことが挙げられている。この互換性について、まずはRS（544,514）を利用したFECで検討を行う（これは標準的だろう）が、必要なら、より強力なFECを利用することも考慮するという。

　RS（544,514）なら、レイテンシーは100ns前後（200Gでも50nsにはならないだろう）だが、より強力なFECではレイテンシーがさらに増えることになる。Ethernetはレイテンシーよりスループットを重視する規格なので、この程度だと問題にはなりにくいのかもしれない（少なくとも10GBASE-Tよりはるかにレイテンシーは小さい)。

　これをどうすれば実現できるのか。NRZのままなら25Gくらいまでというのは、すでに出ている話だ。その先はPAM4などを利用する必要があるが、そのままだとSNR（Signal-to-Noise Ratio）はRS（544,514） FECで補償できる。

　ただ、PAM16にするとSNRが極端に悪化し、猛烈に強力なFECを利用する必要がありリーズナブルではない。Differential（差動信号）を前提にした現在の信号を、Single Endedにした上で、それぞれをPAM4変調とすることで、データレートを倍にできる。

　この際の信号間クロストークを打ち消す方法は、すでにMIMOのアルゴリズムとして広く利用されているとしている。そして、レーンあたり200Gを実現するには、このSE（Single Ended） PAM4がベターとしている。

　余談になるが、『未発表の「Thunderbolt 5」の仕様、研究所視察のツイートからうっかりバレてしまう』という記事をご覧になった方もいるだろう。

　Thunderbolt 5は、80GbpsをPAM3で通す規格で、PAM3だと2回の転送で3bitを通せる（1回の転送あたり-1/0/1の3値が取れるので、2回でトータル9種類の組み合わせになるが、このうち両方0のケースはデータとして扱わないので、実質3bit）ことになる。

　つまり信号速度は53.3GHzで、実際にはFECなどが入るかどうかは不明だが、仮にEthernetと同じくFECとしてRS（544,514）を使うと仮定し、その分のオーバーヘッドを加味しても、信号速度は56.4GHzほどとなる計算だ。この速度が銅配線で現実的になってきたのだから、技術の進歩は目覚ましい（それでも200Gレーンは厳しいのだけれど）。

通信に必要な消費電力を半減できるのは？

　話を戻そう。SE PAM4は一つの候補ではあるが、ほかの方式の検討も行われた。

　PAM4にPartial Responseという技法を組み合わせたPR PAM4と、SE PAM4、PAM6、DSQ-32、PAM8、DSQ-128、PAM16の7方式（素のPAM4を入れると8方式）の比較が以下だ。

　そして、8方式のEye Diagramの比較が以下となる。

　DSQ-128やPAM16を見ると、このEye Heightは超絶厳しいというか、無理だろう思われる。逆に言えば、10GBASE-Tはよくこんなもの採用したな、という感じだ。

　Eye Heightだけ見ればPAM6も有望そうだが、こちらは6値だから信号速度は64GHzまで引き上げないといけない分、難しさがある。

　SE PAM4はこう見るとEye Heightがそれほど高くないように思えるが、これは2本の信号を上下に並べているからで、実際にはPAM4と同じHeightが確保されている。

　そして、Signaling Power Spectrum Densityの検討が以下であり、PR-PAM4/SE-PAM4、PAM16はいずれも素のPAM-4と比較し、消費電力を（同じビットレートなら）半減できるとしており、これは通信に必要な消費電力を半減させたいという目的にかなう結果となっている。

　もっとも、これは純粋に通信路だけの消費電力であり、PR PAM4にしてもSE PAM4にしても、PAM4と比較して変調器が増える（PR PAM4はPR段のEncode/Decodeが追加されるし、SE PAM4は1レーン、つまり1対2本の信号に2つのPAM4変調器が必要になる）から、トータルとしての消費電力が半減できるとは限らない。このあたりはもう少し検討が必要とはいえ、一応技術的可能性としては前向きである。

　SNRの検討で言えば、PAM4を基準にした場合、以下のようにPR PAM4/SE PAM4は3dB、PAM6/DSQ32は3.5dB前後、PAM8で6.3dB前後、DSQ128で9.5dB前後、PAM16では12.4dB前後のペナルティがある、としている。SNRのペナルティは低ければ低いほど実現可能性が高まるわけで、その意味ではPR PAM4/SE PAM4が有力ということになる。

　そして、ここまでをまとめたのがこちらである。

　Symbol Rate、Unit Interval、Nyquist Requirements（ナイキスト周波数）、Bandwidth Requirements（必要な帯域）、さらに必要なBERを確保するためのペナルティを比較したとき、制約条件が一切存在しないのがSE PAM4という結果になっている。

　これを受け、SE PAM4ないしPR PAM4であればElectricalインターフェースを実現可能と思われ、さらに言えば、モジュールやチップの内部だけでなく、200G KR/CRにも使えそう、という以下の結論となっている。

　もっとも、これは技術可能性のレベルでの検討であって、実際には、チャネルインピーダンスや、設計上のバウンダリ（境界条件：どこの経路で、どういうインターフェースになっているか）をきちんと定義する必要があると、釘は刺している。

　筆者の個人的意見としては、SE PAM4だと、クロストークには対処できるとしても外部からのノイズに極端に弱くなる（要するに単なるSingle Endedだから）あたり、KR/CRには厳しいのではないかという気もする。だが、そうした検討も今後行われることになるのだろう。とにもかくにも、これで一応目安は立ったかたちだ。